LDO Regulator 簡介

LDO (Low Dropout Regulator) 的主要功能就是在輸入電壓 (Vin) 或是輸出電流 (Iout) 變動的情形下，仍然維持穩定的輸出電壓 (Vout)。如上圖所示，如果 Vin (就是 line) 有一個電壓的突升, 輸出電壓 Vout 也會隨之改變，但經由 LDO 的回授電路會把 Vout 穩定在原來的電壓，因此 Vout 有一些電壓漣波，同時最終穩定的電壓也有些許的變化。Vout 對 Vin 的變化稱之為 line regulation，後面有更詳細的說明。同樣的如果輸出電流突升，輸出電壓 Vout 也會改變， Vout 對 Iout 的變化則稱為 load regulation。

 

上圖是一個 LDO 的原理圖，主要有四個部份。簡單卻包含了類比電路的feedback 控制、和補償的原理。

Reference 和 RC filter: 通常為 bandgap 電路加上 RC 濾波電路提供穩定的參考電壓。

Error Amplifier 及 R1/R2 分壓: 通常為一簡單的 opamp 放大輸出電壓(經R1/R2 比例)和參考電壓的誤差。注意此處參考電壓接正極。實務上 Pass FET 多為 PMOS 提供多一次反向。因此參考電壓會接負極而非正極。

Pass FET: 一般為一個巨大的 PMOS。PMOS 的大小由提供的電流和 dropout voltage 決定。

Cout 及 Rload: Cout 為輸出濾波及提供快速電流給 output load。可以用 Rload 模擬 LDO 提供的電流。 Cout 通常會有寄生電感和電阻，稱之為 ESL 和 ESR (equivlaent serial resistance)。其中 ESR 對於 LDO 的穩定(或振盪)相當重要。

 

LDO performance: AC and Step Response

LDO 常見的特性包含 frequency domain PSRR 和 time domain step response。以 Vin 的 PSRR 為例：

 

上圖為 Vout 對 Vin 在不同頻率正弦波的 rejection ratio 。一般可分為三區：

• Region 1 是由 reference 和 RC filter 決定。由於 RC 面積的限制，一般 RC filter 的頻率很難低於100 Hz。
• Region 2 是由全部的 feedback loop 的 gain 和 frequency response 決定，包含 error amp, pass FET, output load 和 R1/R2。一般 dominant pole 是由 Cout Rload 決定 (10uF, 10 Ohm ~  1.5kHz)。
• Region 3 是由 output 電容分壓決定。Cout 愈大，PSRR 在 region 3 愈高。

 

再以 load current 的 500mA step response 為例：

 

可分為二區

第一區為高頻區 (以 close loop 的 loop bandwidth 為準)。因為 error amplifier 和 PMOS 來不及反應，電流由外接電容供應，因此 Vout 往下降。可以根據 output cap 以及寄生的電阻電感、再細分為三個部份壓降，分別為 ESR, 其次為 ESL, 然後是 cap 造成。ESL 壓降最快，反應電流的變率(微分)；ESR 壓降其次，直接反應電流； cap 壓降最慢，反應電流的積分 (droop)。

一旦進入了 loop bandwidth 的反應時間，error amplifier 和 PMOS 開始動作，加大的電流同時供應 output load 以及對電容充電。電壓上升，這時對應的是 PSRR 的 region II 。

理論上可以同樣得出 Vin  的 step response 和 load current 的 ac response。可由 fourier transform 得到。不過一般 LDO 較少用到。

	AC response	Step response
Input Voltage	PSRR, 週期性 noise	step noise
Load current	很少用到	常見且重要

 

LDO Frequency Compensation

上述的 LDO 很明顯有 stability 的問題，因為有兩個低頻的 poles：一個位於 output 的 dominant pole，由 Cload (~10uF) 所造成；另一個位於 PMOS  gate 的 non-dominant pole，由 PMOS 的 gate capacitance (Cgate ~ 幾十 pF) 所造成。另外加上一些高頻的 poles, 會讓 phase margin 小於10度而引起 stability 的問題。

更麻煩的是 Cload 所看到的等效電阻會隨著 Iload 有很大的改變。大電流時 (50-100mA) 等效電阻小 (Rload 和Rpar, 幾十歐姆)，小電流時 (<1mA) 時等效電阻大 (> kOhm)。會造成 dominant pole 頻率可能相差百倍。

相反的，Cgate 所看到的等效電阻 (error amplifier output impedance) 卻是與 Iload 無關，non-dominant pole 的頻率基本上不會隨著 Iload 改變 (但仍與 PVT 有關)。因些有可能藉著增加 zero 來補償 (或者可想成 cancel) non-dominant pole 而增加 phase margin。

 

最容易加上 zero 的方法就是直接利用 output cap 上的 ESR，自動創造出一個位於 Cload* ESR 的 zero。這個增加 zero 的方法簡單有效，廣為 LDO 所用，但是有一些限制。

1. 為了能適當的補償或 cancel non-dominant pole，ESR 值有一定的範圍，太大或太小都會造成問題。
2. 必須選擇 tantalum (鉭質)電容，因為 ESR 值適中 (~100 mOhm) 且不隨著溫度變化太大。ceramic 電容雖然體積小且低價，但 ESR 過小 (<10 mOhm) 不適合。一般電解電容的 ESR 隨溫度變化太大也不適合。
3. 另外 ESR 在 Iload 變化時，會有額外的壓降而造成 Vout 上的 noise。

對於 LDO 更詳細的介紹請參考 LDO 設計重點一文。